ISE - 程序员宅基地

前言：简要记录一下安装ISE14.7的步骤供大家参考。官网下载地址：Downloads (xilinx.com) 官网安装向导：ISE 14.7 VM for Windows 10 User Guide: Installation, Licensing and Release Notes (xilinx.com) 在ISE...

Xilinx ISE软件SYSTEM_JITTER时序约束参数的传递关系

标签： fpga开发

Xilinx在UG612(v14.3) -- Timing Closure User Guide的194页“Clock Uncertainty”部分指明，设计者应通过System Jitter这一时序约束参数告诉工具软件，本设计预计将面临的时钟系统抖动情况，从而布局/布线、时序...

基于ISE软件的BPSK调制解调正弦波载波verilog代码

标签： fpga开发 BPSK 调制解调

名称：基于ISE软件的BPSK调制解调正弦波载波verilog代码（代码在文末下载）软件：ISE语言：Verilog代码功能：BPSK调制解调1、使用ISE软件设计BPSK调制解调代码2、使用正弦波作为载波3、解调后波形需要和调制波形一致...

Divider_Verilog_ISE.rar_ise分频

标签： ise分频

用Verilog语言编写的分频程序，包含奇数分频、偶数分频等许多例程。

Xilinx_ISE.rar_ISE_site:www.pudn.com

标签： ise site:www.pudn.com

关于ISE设计应用软件的使用方法教学：新建项目工程新建设计文件设计编译改错设计仿真测试设计文件下载—— 适配、编程、下载

万年历数字钟设计ISE软件年月日时分秒显示verilog代码下载

标签： fpga开发万年历数字钟

名称：万年历数字钟设计ISE软件年月日时分秒显示verilog（代码在文末下载）软件：ISE语言：Verilog代码功能：万年历要求1、实现万年历功能，可以显示年月日，时分秒2、支持按键调整时间，年月日，时分秒均可调整3、...

8路彩灯控制器basys2开发板ISE流水灯verilog代码

标签： fpga开发流水灯 basys2

用8个LED代替八路彩灯，任一时刻，这8个LED有的亮有的不亮，这称为一种花型，再过一段时间，这8个LED又是另外一种亮暗分布，这就是另外一种花型，控制器需要让6种花型循环出现。用8个LED代替八路彩灯，任一时刻，这8...

ISE兼容win10系统方法

标签： ISE

ise在很多情况不能与win10兼容，比如说，安装完之后打开ise之后闪退的情况，以及不能编译的情况，兼容方法是亲自测试过的。放心可用

ISE软件中为源同步中

标签： ISE软件中为源同步中

在ISE软件中为源同步接口增加了datasheet的新功能,目的是帮助设计者在FPGA实现之后明白时钟和数据的关系，并且把时钟调整到数据中间。图1所示范例描述了一个实际的应用，数据和时钟路径中都有延时和相位调整电路。...

ISE数字式竞赛抢答器Basys2开发板verilog语言代码下载

标签： fpga开发 basys2 verilog

名称：ISE数字式竞赛抢答器Basys2开发板verilog语言（代码在文末下载）软件：ISE语言：Verilog代码功能：数字式竞赛抢答器具体要求 (1)设计一个可容纳3组参赛的数字式抢答器,每设个按钮,供抢答使用。(2)抢答器具有第...

关于ISE静态时序报告中Spartan-6 FPGA DCM和PLL的Discrete Jitter (DJ)数据的疑问？

标签： fpga开发

Register-to-Register Setup Path中 DJ = 0.127ns;发现我的问题和官方记录类似，于是参考AR#50638的方案，问题得以解决。OFFSET OUT路径中，DJ = 0.255ns。

SMC 数字压力开关_ISE30A_使用说明书(中文)

标签： SMC ISE30A

SMC 数字压力开关_ISE30A_使用说明书(中文)

Cisco ISE for BYOD and Secure Unified Access(2nd) mobi

标签： Cisco ISE BYOD Secure Unified

Cisco ISE for BYOD and Secure Unified Access(2nd) 英文mobi 第2版本资源转载自网络，如有侵权，请联系上传者或csdn删除查看此书详细信息请在美国亚马逊官网搜索此书

xilinx ise vivado 通用licence

标签： xilinx ise vivado

INCREMENT ISE_Vivado_Seth xilinxd 2016.05 22-dec-2016 uncounted \ 4BA8827B9FC7 VENDOR_STRING=License_Type:Bought HOSTID=ANY \ [email protected] START=18-Sep-2012 TS_OK PACKAGE ISE_Vivado_Seth...

XILINX FPGA SPARTAN6 EEPROM读写实验 VERILOG逻辑例程源码 ISE14.7工程文件.rar

标签： SPARTAN6 EEPROM读写实验VERIL VERILOG逻辑例程源码 ISE14.7工程文件 FPGA

XILINX FPGA SPARTAN6 EEPROM读写实验 VERILOG逻辑例程源码 ISE14.7工程文件，可供学习设计参考。 module eeprom_test ( input CLK_50M, input RSTn, output [3:0]LED, output SCL, //EEPROM IIC clock ...