技术标签: fpga开发
在做时序约束之前,先保证逻辑代码合理性
Implementation里Post-place Phys Opt Design和Post-route Phys Opt Design是没有使能的。工程后期使能这两个配置也能在一定程度上改善时序收敛。
执行之后就可查看timing报告
报告主要分为3部分
上述三种的解决步骤依次为3,2,1
先缕清楚程序中都有哪些时钟?时钟网络如何?时钟与时钟之间的关系如何?时钟与数据之间的关系如何?
可借助Tcl指令
report_clocks 查看所有时钟状态,可得到时钟路径
report_clock_interation 查看异步时钟交互关系,重点关注unsafe
report_clock_network 查看时钟的生成关系网络
report_cdc查看跨时钟域之间的路径约束是否合理
report_high_fanout_nets -timing 管理高扇出
checking_timing 查看未约束的主时钟和衍生时钟
edit timing constraints 图形化约束接口
链接: 时序约束UI界面操作
///异步时钟约束//
set_false_path :设置虚假路径 ,针对同步时钟
set_clock_group:设置时钟分组 , 针对异步时钟
两者设置针对2,3,在代码端已经处理好时钟问题的基础上,让软件自动忽略检测,但设置要谨慎,两者对crosstalk的计算方法不同
两个时钟存在互相数据传递时,要互相设置from…to…
///输入输出port//
input delay max和input delay min
相位左移为-,右移为+。相位左移,减小建立时间裕量;相位右移,减小保持时间裕量
/path分析
建立时间裕量:时钟到达时间-数据到达时间(数据到达早,时钟到达晚)
保持时间裕量:数据到达时间-时钟到达时间(时钟先离开,数据后离开)
/约束时钟分类//
/虚拟时钟/
衍生时钟 (生成时钟)
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