双端口RAM读数据延迟问题（modelsim验证通过）_winson_c的博客-程序员秘密
闲来无事玩玩异步FIFO，然而该过程发现自己对，双端口RAM不了解，导致有些问题无法debug，故特地花了两个小时研究了一下双端口RAM。那么为什么要使用双端口的RAM，原因很简单：在异步FIFO中数据就存放于RAM中，那通过例化IP的形式是最简便的，难道不是吗？简单聊一聊我对RAM读写操作的理解。
当读使能信号write_en有效时，如果这个时候wdata有数据，则会写入到RAM中。随着waddr的增加，数据写入的地址不同。如：write_en = 1（高电平有效），wdata=11，12，13，14，15（包含5个clock的数据待写入RAM中）waddr = 0~4（0-4分别表示RAM中不同地址），在wclk的作用下，wdata= 11，12，13，14，15，分别写入RAM中0， 1， 2， 3， 4的地址中。非常关键的一点，写入不存在延时任何一个clock。如下图所示
本次讨论的重点是，RAM的读数据过程。同样读数据时需要读使能信号，read_en（高电平有效）或者是write_en = 0（写时1有效，读时0有效）。在rclk的作用下，raddr= 0~4（表示要读的数据位于RAM中的0-4的地址中，如raddr= 4，读出数据rdata = 15。）注意注意注意，当raddr = 4 时，此时在同一竖线前方对应的数据并不是15，即radata 不为15，而是14。相信不了解问题所在的同学就会大呼惊讶，这是什么鬼，读的数据不对吗，为啥会变成raddr=3对应的数据。完了肯定出错了。别急别急，其实是读数据时存在1个clock的延时，这是RAM读写本身存在的问题，是无法避免的。所以我们看到raddr = 4 对应于raddr = 2时的数据。如下图所示。如果你有强迫症你可以把raddr信号延迟2个clock，让raddr和rdata数据对齐。
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