DSP28335时钟配置_tbclksync-程序员宅基地

技术标签： DSP

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一、控制外设时钟的寄存器有以下几个：
PCLKCR0（外设时钟寄存器0）:作用于上图标黄外设，所有时钟默认不开启
注：这里需要注意TBCLKSYNC这个寄存器，他是让ePWM模块时钟同步，且当检测到TBCLK的上升沿时，同步开启。另一个需要注意的是，及时这个寄存器没有使能ePWM,如果PCLKCR1使能了一样有效。
对于使能ePWM推荐做法：
• Enable ePWM module clocks in the PCLKCR1 register.
• Set TBCLKSYNC to 0.
• Configure prescaler values and ePWM modes.
• Set TBCLKSYNC to 1.
PCLKCR1（外设时钟寄存器1）:作用于上图倒数第三个框的外设，所有时钟默认不开启
PCLKCR3（外设时钟寄存器1）:作用于GPIO，三个CPU定时器，DMA和XINTF。且三个CPU定时器和GPIO的时钟是默认使能的
HISPCP:对其作用的外设输入时钟进行分频
LOSPCP: 对其作用的外设输入时钟进行分频

二、CPU时钟
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CPU时钟来源可以是内部的晶体振荡器也可以是外部的晶体振荡器或是外部直接输入时钟。
如果选择外部晶体作为输入，则内部晶体可以断开。将晶体连接到芯片的X1和X2管脚上，并且XCLKIN接地。
直接输入时钟信号，将时钟信号接到XCLKIN管脚上（允许3.3V时钟信号），X1接地，X2浮空；将时钟信号接到X1管脚上（允许1.8V时钟信号），XCLKIN接地，X2浮空。
CPU时钟无法启振检测
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这里有两个计数器，一个7位，另一个13位。如果7位计数器溢出就会将13位计数器进行清零，所以在正常情况下13位的计数器不会溢出。如果OSCCLK信号突然没有了，那7位的计数器将不再计数，也就是7位计数器值不再增加无法溢出，但是PLL会输出一个“limp mode”频率，因此13位的计数器值会继续增加直至溢出。

**PLL设置**

PLLCR:设置PLL的倍频数，最大可倍频5倍
PLLSTS:PLL状态寄存器
注：1、只有在PLLSTS[DIVSEL]为0时在可以对PLLCR进行写操作；
2、只有PLLSTS[PLLLOCKS]为1（就是PLL输出时钟稳定时）时才可以对PLLSTS[DIVSEL]进行操作
3、设备只有在PLLSTS[MCLKSTS]为0时才可以正常工作
4、当/XRS或看门狗进行复位时，PLLCR和PLLSTS及寄存器所有其将会被恢复为默认值

PLLCR操作流程图
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例程：

/*
 * 输入晶振频率为30MHZ
 * 经PLL之后输出SYSClock=90MHZ
 */
void InitClock(void)
{
    
    while(SysCtrlRegs.PLLSTS.bit.MCLKSTS == 0);
    if(SysCtrlRegs.PLLSTS.bit.DIVSEL != 0)
    {
    
        SysCtrlRegs.PLLSTS.bit.DIVSEL = 0;
    }
    SysCtrlRegs.PLLSTS.bit.MCLKOFF = 1; //关闭晶振丢失逻辑
    SysCtrlRegs.PLLCR.bit.DIV = 6; //0110
    while(SysCtrlRegs.PLLSTS.bit.PLLLOCKS == 1); //检查时钟是否已经稳定震荡
    SysCtrlRegs.PLLSTS.bit.MCLKOFF = 0;
    SysCtrlRegs.PLLSTS.bit.DIVSEL = 2; //10b
}

本文链接：https://blog.csdn.net/weixin_44913038/article/details/106161354

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