Verilog语法(不可综合)_不可综合的verilog语句-程序员宅基地

技术标签: FPGA  Verilog系统任务  嵌入式学习  

1.只有寄存器类型变量才能在initial内部被赋值。
2.verilog系统任务
(1): finish/ f i n i s h / stop
finish f i n i s h : 如 果 遇 到 finish,仿真器完成仿真并退出。
stop s t o p : 当 遇 到 stop,仿真器停止仿真,但不退出,同时提供一个命令提示符,在命令提示符后面输入”.“,则仿真过程继续进行。
(2): display/ d i s p l a y / monitor
display d i s p l a y 任 务 常 被 用 来 显 示 调 试 信 息 、 错 误 、 或 者 异 常 情 况 。 display是不可综合的,它不能直接放在DUT的RTL代码中。
monitor m o n i t o r 与 display具有相似的功能,但它仅当它监视的信号发生变化时才在屏幕上显示它的信号数值。
(3): time t i m e , realtime
time仿仿仿 t i m e 任 务 返 回 仿 真 器 当 前 的 仿 真 时 间 , 并 且 仿 真 时 间 取 整 。 realtime:以实数的方式返回当前的仿真时间,返回值包括小数部分。
(4): random/ r a n d o m / random(seed)
每次调用 random32 r a n d o m 任 务 时 , 它 返 回 一 个 32 位 带 符 号 的 随 机 整 数 。 将 random放入{},可得到负整数。 random(seed)seed(5) r a n d o m ( s e e d ) 中 的 一 个 s e e d 是 一 个 整 数 , 用 于 指 出 随 机 数 的 取 值 范 围 。 ( 5 ) : save可以将仿真器当前的状态信息保存到指定的文件中。
(6): readmemh/ r e a d m e m h / writememh
readmemh r e a d m e m h 用 于 从 文 本 文 件 中 读 取 数 据 , writememh可以用于数据写入指定的文件中。
(7): fopen/ f o p e n / fclose
fopen f o p e n 用 于 打 开 一 个 文 件 , fclose用于关闭打开的文件。
(8): strobe s t r o b e 该 语 句 总 是 在 同 时 刻 的 其 它 赋 值 语 句 执 行 完 成 后 才 执 行 。 因 此 , strobe提供了一种同步机制,它可以确保所有在同一时钟沿赋值的其它语句在执行后才显示数据。
3.值变转储文件
值变转储文件(VCD)是一个ASCII文件,它包含仿真时间、范围与信号的定义以及仿真运行过程中信号值的变化等信息。
设计中的所有信号或者选定的信号集合在仿真过程中都可以被写入VCD文件。后处理工具可以把VCD文件作为输入并把层次信息、信号值和信号波形显示出来。
对于大规模设计的仿真,设计者可以把选定的信号转储到VCD文件中,并使用后处理工具去调试、分析和验证仿真输出结果。

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