FIFO尤其是异步FIFO几乎是数字IC设计工程师面试必备，几乎每年都有9~10月份都能听到关于异步FIFO的讨论。而异步FIFO在接口电路设计或高速数据传输中也非常常用，在实际工程应用中，一般很少去自己设计异步FIFO，因为其太复杂，处理很繁琐，容易出错；一般是使用DW的IP，使用FPGA的也有对应的FIFO的IP供免费使用。
好的FIFO有两条标准：写满不溢出，读空不多读。一定要避免出现既满又空的情况出现。
1.同步FIFO的设计
同步FIFO的设计相对简单，读写时钟为同一个时钟，因此读写地址是同步的，可通过计数的方式，当写但不读时，cnt自增，当读不写时，cnt自减，当又读又写或不读不写，cnt不变。直接通过cnt的值可以进行空满判断。
1.1空满标志产生
满标志：当cnt为Deepth_fifo或为（Deepth_fifo-1)但正在写，满标准为1，其他情况为0；
空标志：当cnt为0或为1但正在读，空标志为1，其他情况为0；
实际情况下可以设置上下水限来产生almost_full、almost_empty；当cnt<下水限，产生almost_empty；当cnt>上水限，产生almost_full；可以进行参数化设计使得上下水限可编程。当上水限=Deepth_fifo，下水限=0即为最极限的情况。
1.2读写使能产生
在读写使能信号的产生上，可采用自我保护的方式：
assign write_allow = write_enable && !full assign read_allow = read_enable && !empty
1.3读写地址产生
地址产生可以采用简单的2进制计数的方式，当读使能有效，在时钟作用下，读地址加1，写使能有效，写地址加1.当FIFO深度较大，且对FIFO速度要求比较高的时候，可以采用线性反馈移位寄存器（LFSR）来产生地址，它的速度比二进制计数器快。
wire read_linearfeedback, write_linearfeedback; assign read_linearfeedback = ! (read_addr[8] ^ read_addr[4]); assign write_linearfeedback = ! (write_addr[8] ^ write_addr[4]); always @(posedge clock or posedge fifo_gsr) if (fifo_gsr) read_addr <= 9'h0; else if (read_allow) read_addr <= { read_addr[7], read_addr[6], read_addr[5], read_addr[4], read_addr[3], read_addr[2], read_addr[1], read_addr[0
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